Progettazione della catena lineare (Analog-Front-End) per interfacce seriali single-ended riferite a massa secondo lo standard UCIe

Modern systems increasingly rely on integrating multiple chiplets, implemented using different technologies, in a single package to enhance functionality and performance. Universal Chiplet Interconnect Express (UCIe) provides a standardized interface for high-bandwidth, power-efficient chiplet digital data exchange. This thesis presents a short-reach UCIe link implementation addressing the challenges of on-package chip-to-chip communication, with a focus on the Analog-Front-End (AFE) of the system. A novel, energy-efficient, single-ended to differential, ground-referenced signaling scheme is proposed, achieving up to 32 Gb/s data rate over a lossy channel (6dB @ Nyquist) in 18-nm FD-SOI CMOS technology. The Continuous Time Linear Equalizer (CTLE) incorporates a hybrid N-type Common Gate + Common Source amplifier for input matching, high gain, signal level shifting, and single-ended to differential conversion, while the active inductor P-type load extends the receiver's bandwidth. The design operates under a 1V supply voltage, demonstrating significant advancements in chip-to-chip communication efficiency.

I moderni sistemi di integrazione si affidano sempre più a strutture multi-chiplet: in un unico package vengono assemblati diversi integrati in tecnologie anche molto differenti per cercare di massimizzare funzionalità e prestazioni. In questo contesto lo standard Universal Chiplet Interconnect Express (UCIe) fornisce le specifiche per garantire la corretta interfaccia e lo scambio di dati digitali ad alta frequenza. Questa tesi propone la progettazione e lo studio di un Analog-Front-End (AFE) in tecnologia CMOS FD-SOI 18 nm in grado di amplificare ed equalizzare il segnale single-ended riferito a massa (Ground-Referenced-Signaling) fino a 32 Gb/s proveniente dal TX attraverso un canale con perdite di inserzione di 6dB a Nyquist. La catena lineare (Continuous-Time-Linear-Equalizer) incorpora un amplificatore ibrido di tipo N Gate Comune + Source Comune in grado di garantire adattamento di ingresso a larga banda, alto guadagno, riposizionamento della media del segnale intorno a VDD/2 e conversione da single-ended a differenziale, nel contempo il carico a induttore attivo di tipo P estende la banda dell'intero ricevitore e garantisce la corretta enfasi alle alte frequenze di trasmissione. Il design opera sotto una tensione di alimentazione di 1V, dimostrando significativi progressi nell'efficienza della comunicazione chip-to-chip.