Esplorazione di Architetture di Ricevitori Integrati per una Migliore Integrità del Segnale nella Trasmissione di Dati Magnetici

In high-power applications employing Silicon Carbide (SiC) MOSFETs, digital iso lators are essential components. They provide galvanic isolation between the low voltage control circuitry and the high-voltage power stage, ensuring the safety of both the control electronics and operating personnel. This work presents the de sign of a digital isolator based on transformer technology, specifically tailored for SiC MOSFET driver applications. The transformer was realized using two adjacent square copper windings separated by an insulating layer, achieving the required iso lation while maintaining a compact footprint. The development process followed a structured methodology. First, the transmitter architecture was analyzed and a parametric transformer template was designed. Several modulation schemes were then evaluated; Pulse Polarity Modulation (PPM), Set/Reset Modulation (SRM), On–Off Keying (OOK), and Pulse Count Modulation (PCM). Among these, PCM was identified as the most suitable choice, offering the best trade-off between noise immunity, reliability, and power consumption. A major contribution of this thesis lies in the receiver design, and particularly in the development of a high-speed compara tor capable of reliably detecting the incoming pulses after transmission through the isolation barrier. The comparator architecture was divided into two main stages: a preamplifier and a current comparator. Two preamplifier structures were designed, starting from the folded cascode and the common gate architectures. Their per formance was evaluated in terms of bandwidth, gain, input offset, CMRR, PSRR, and power consumption. While the folded cascode offered higher bandwidth, the common gate preamplifier provided superior offset performance, lower power con sumption, and greater robustness across process, voltage, and temperature varia tions. Consequently, the common gate architecture was selected as the optimal choice. The second stage, a clockless current comparator, was then integrated to provide high-speed operation with low latency, ensuring clean rail-to-rail outputs. Finally, the comparator was embedded within the complete receiver chain, including the pulse train detector and discriminator, to validate the functionality of the full data channel. Simulations demonstrated reliable detection of the encoded signals, effective noise rejection, and robust operation under varying conditions. In summary, this thesis established a comprehensive design methodology for digital isolators in SiC MOSFET driver applications. It combined a transformer-based isolation barrier, Pulse Count Modulation, and a carefully optimized receiver featuring a high-speed comparator. The resulting architecture achieves a strong balance between speed, power efficiency, noise robustness, and implementation feasibility, providing a solid foundation for future integration in high-voltage power electronics systems.

Nelle applicazioni ad alta potenza che impiegano MOSFET al carburo di silicio (SiC), gli isolatori digitali sono componenti essenziali. Forniscono isolamento galvanico tra la circuiteria di controllo a bassa tensione e lo stadio di potenza ad alta tensione, garantendo la sicurezza sia dell’elettronica di controllo che del personale operativo. Questo lavoro presenta la progettazione di un isolatore digitale basato su tec nologia a trasformatore, specificamente adattato per le applicazioni di pilotaggio di MOSFET SiC. Il trasformatore è stato realizzato utilizzando due avvolgimenti quadrati adiacenti in rame separati da uno strato isolante, ottenendo l’isolamento richiesto pur mantenendo un ingombro compatto. Il processo di sviluppo ha se guito una metodologia strutturata. In primo luogo, è stata analizzata l’architettura del trasmettitore ed è stato progettato un modello di trasformatore parametrico. Sono stati quindi valutati diversi schemi di modulazione: Pulse Polarity Modulation (PPM), Set/Reset Modulation (SRM), On-Off Keying (OOK) e Pulse Count Mod ulation (PCM). Tra questi, la PCM è stata identificata come la scelta più adatta, offrendo il miglior compromesso tra immunità al rumore, affidabilità e consumo en ergetico. Un contributo importante di questa tesi risiede nella progettazione del ricevitore, e in particolare nello sviluppo di un comparatore ad alta velocità in grado di rilevare in modo affidabile gli impulsi in arrivo dopo la trasmissione attraverso la barriera di isolamento. L’architettura del comparatore è stata divisa in due stadi principali: un preamplificatore e un comparatore di corrente. Sono state proget tate due strutture di preamplificatore, partendo dalle architetture folded cascode e common gate. Le loro prestazioni sono state valutate in termini di larghezza di banda, guadagno, offset di ingresso, CMRR, PSRR e consumo energetico. Mentre il folded cascode offriva una maggiore larghezza di banda, il preamplificatore common gate forniva prestazioni di offset superiori, un minor consumo energetico e una mag giore robustezza a variazioni di processo, tensione e temperatura. Di conseguenza, l’architettura common gate è stata selezionata come scelta ottimale. Il secondo stadio, un comparatore di corrente senza clock, è stato poi integrato per fornire un funzionamento ad alta velocità con bassa latenza, garantendo uscite pulite rail-to rail. Infine, il comparatore è stato integrato all’interno della catena completa del ricevitore, che include il rilevatore di treni di impulsi e il discriminatore, per con validare la funzionalità del canale dati completo. Le simulazioni hanno dimostrato un rilevamento affidabile dei segnali codificati, un’efficace reiezione del rumore e un funzionamento robusto in condizioni variabili. In sintesi, questa tesi ha stabilito una metodologia di progettazione completa per gli isolatori digitali nelle applicazioni di pilotaggio di MOSFET SiC. Ha combinato una barriera di isolamento basata su trasformatore, la Pulse Count Modulation e un ricevitore accuratamente ottimizzato che include un comparatore ad alta velocità. L’architettura risultante raggiunge un forte equilibrio tra velocità, efficienza energetica, robustezza al rumore e fattibilità di implementazione, fornendo una solida base per la futura integrazione in sistemi di elettronica di potenza ad alta tensione.