Amplificatore operazionale con I/O Rail-to-rail per la distribuzione a livello di chip della rampa per ADC Single-Slope in applicazioni di imaging a raggi X

Digitizing analog signals in large-scale imaging arrays requires architectures that balance resolution, uniformity, and power consumption across thousands of parallel channels. Single-slope analog-to-digital converters are a preferred solution for pixelated detectors due to their monotonicity, simple implementation and low power consumption. However, conventional column-parallel approaches face limitations when applied to advanced,large X-ray imaging systems, where stringent matching requirements and low power and low noise constraints are set. This thesis details the design and implementation of a wide input and output swing operational amplifier for the chip-wide (among tens of thousand of parallel channels) distribution of a ramp signal for a single-slope ADC. The amplifier has been designed in a 110 nm CMOS technology. The primary goal is to achieve high-linearity signal distribution across large pixel arrays while minimizing power dissipation in the chip core and voltage drop along the power distribution lines, therefore optimizing the response uniformity across the readout chip. In this approach, the amplifier is leveraged both to implement the ramp generator and the analog buffer to drive the ramp distribution lines. The work examines the fundamental trade-offs inherent in amplifier design under area and power budget constraints, with the need to drive relatively large capacitive loads. A folded-cascode gain stage combined with a Class-AB output stage was developed to achieve wide input swing (dual-NMOS/PMOS input differential pair) and wide output dynamic range, while maintaining adequate DC gain and bandwidth at any corner. The analysis encompasses offset voltage contributions from device mismatches. A constant-gm biasing technique was implemented to maintain consistent performance across wide input common-mode range.

La digitalizzazione dei segnali analogici in array di sensori di grandi dimensioni per applicazioni di imaging richiede architetture che forniscano il miglior compromesso tra risoluzione, consumo di potenza e uniformità tra migliaia di canali che operano in parallelo. I convertitori analogico-digitali a singola rampa rappresentano lasoluzione preferita nel caso dei rivelatori a pixel grazie alla loro monotonicità, semplicità di realizzazione e basso consumo di potenza. Tuttavia, gli approcci convenzionali basati sulla lettura e conversione dei dati in parallelo, colonna per colonna, incontrano limitazioni quando vengono applicati a sistemi di imaging a raggi X avanzati e di grandi dimensioni, dove sono imposti requisiti stringenti in termini di matching, consumo di potenza e rumore. Questa tesi descrive in dettaglio la progettazione e l'implementazione di un amplificatore operazionale con ampia dinamica di ingresso e uscita per la distribuzione su un intero chip (che comprende decine di migliaia di canali) di un segnale a gradinata per un ADC a singola rampa. L'amplificatore è stato progettato in una tecnologia CMOS a 110 nm. L'obiettivo primario è ottenere una distribuzione del segnale con sufficiente linearità su grandi matrici di pixel, minimizzando al contempo la dissipazione di potenza all'interno del chip e la caduta di tensione lungo le linee di distribuzione dell'alimentazione, ottimizzando così l'uniformità della risposta sull'intero chip di lettura. In questo approccio, l'amplificatore viene utilizzato sia per implementare il generatore di gradinata, sia come buffer analogico per pilotare le linee di distribuzione del segnale. Il lavoro esamina i trade-off fondamentali inerenti alla progettazione di amplificatori con vincoli definiti sull'area e sulla potenza, e destinati a pilotare carichi capacitivi relativamente grandi. Questo lavoro discute il progetto di un amplificatore operazionale basato su stadio di guadagno a cascode ripiegato combinato con uno stadio di uscita in classe AB, in grado di offrire un'ampia dinamica di ingresso (mediante una coppia differenziale di ingresso duale NMOS/PMOS) e un'ampia dinamica di uscita, mantenendo al contempo un guadagno in DC e una larghezza di banda adeguati in ogni condizione operativa. L'analisi include i contributi della tensione di offset derivanti dal mismatch dei dispositivi. Una tecnica di polarizzazione a transconduttanza costante è stata inoltre impiegata per mantenere invariate le prestazioni dell'amplificatore su un ampio intervallo di valori del modo comune in ingresso. Il convertitore, insieme con l'amplificatore progettato, verrà integrato in un chip di test entro la fine del primo semestre del 2026.