Analisi e Progettazione a Livello di Sistema di un CDR All-Digital Baud-Rate PAM-4 a 112 Gb/s con MMPD Sbilanciato.

This thesis presents a system-level analysis, discrete-time Z-domain model, behavioral Verilog-A implementation, and co-simulation verification of an All-Digital Baud-Rate Clock and Data Recovery (ADCDR) transceiver for Extra Short Reach (XSR) die-to-die interconnects. The transceiver uses an Unbalanced Mueller–Müller Phase Detector (MMPD). By using sub-rate quadrature clocking and single-sample-per-symbol baud-rate sampling, the proposed receiver avoids the need for high-power analog-to-digital converters, digital signal processing engines, and oversampled clock distribution trees. To address the low transition density and reduced loop gain common in conventional baud-rate phase detectors, we implement an Unbalanced MMPD architecture that incorporates asymmetric data patterns alongside conventional symmetric ones to increase phase detector transition density. A discrete-time Z-domain sampled-data model defines exact loop stability boundaries while accounting for retiming pipeline latency. By optimally tuning the digital loop filter coefficients, the stabilizing loop zero heavily overdamps the feedback loop and suppresses closed-loop jitter transfer peaking to levels well within standard interoperability mask limits. MATLAB and Cadence Spectre behavioral simulations confirm rapid phase-step acquisition and wide sinusoidal jitter tolerance margins relative to official industry standards. The resulting all-digital architecture offers an energy-efficient, compact, and highly scalable solution for next-generation multi-lane interconnects.

Questa tesi presenta un'analisi a livello di sistema, un modello tempo-discreto nel dominio Z, un'implementazione comportamentale in Verilog-A e la verifica tramite co-simulazione di un ricetrasmettitore All-Digital Baud-Rate Clock and Data Recovery (ADCDR) per interconnessioni die-to-die Extra Short Reach (XSR). Il ricetrasmettitore utilizza un rilevatore di fase di Mueller–Müller sbilanciato (Unbalanced Mueller–Müller Phase Detector - MMPD). Utilizzando un clocking in quadratura sub-rate e un campionamento baud-rate a singolo campione per simbolo, il ricevitore proposto evita la necessità di convertitori analogico-digitali ad alto consumo energetico, motori di elaborazione digitale dei segnali (DSP) e alberi di distribuzione del clock sovracampionati. Per ovviare alla bassa densità di transizione e al ridotto guadagno d'anello (loop gain) tipici dei rilevatori di fase baud-rate convenzionali, viene implementata un'architettura MMPD sbilanciata che integra pattern di dati asimmetrici affiancati a quelli simmetrici convenzionali per aumentare la densità di transizione del rilevatore di fase. Un modello a dati campionati tempo-discreto nel dominio Z definisce gli esatti confini di stabilità dell'anello, tenendo conto della latenza della pipeline di retiming. Grazie alla sintonizzazione ottimale dei coefficienti del filtro di loop digitale, lo zero di stabilizzazione dell'anello sovrasmorza notevolmente il loop di retroazione e sopprime il picco di trasferimento del jitter a anello chiuso (closed-loop jitter transfer peaking) a livelli ampiamente rientranti nei limiti delle maschere di interoperabilità standard. Le simulazioni comportamentali in MATLAB e Cadence Spectre confermano una rapida acquisizione del gradino di fase (phase-step) e ampi margini di tolleranza al jitter sinusoidale rispetto agli standard industriali ufficiali. L'architettura all-digital risultante offre una soluzione ad elevata efficienza energetica, compatta e altamente scalabile per le interconnessioni multi-lane di prossima generazione.