Design of a PMOS capless Flipped-Voltage-Follower LDO in FinFET Technology

This thesis presents the design of a fully integrated PMOS capless low-dropout regulator (LDO) based on the Flipped Voltage Follower (FVF) scheme in a 12-nm FinFET technology. This work aims to develop a high-bandwidth regulator able to operate without an external output capacitor while meeting demanding static and dynamic specifications: overall output accuracy below 10% and maximum load-transient overshoot and undershoot below 8%. The work starts from an analysis of LDO fundamentals and performance metrics, including dropout voltage, quiescent current, load and line regulation, output impedance, power-supply rejection, stability, and transient response. Different integrated LDO architectures are then compared in order to identify the most suitable solution for the required specifications. The analysis motivates the choice of a PMOS capless FVF-based architecture, where local fast feedback is used to reduce the output impedance and improve the transient behavior with limited output capacitance. The proposed regulator is designed and validated through transistor-level simulations. The verification includes DC accuracy, frequency response, loop stability, and load-transient performance, with particular attention to the specified accuracy and over/undershoot limits.

Questa tesi presenta il progetto di un regolatore low-dropout (LDO) PMOS capless completamente integrato basato sullo schema Flipped Voltage Follower (FVF), in tecnologia FinFET a 12 nm. Il lavoro mira a sviluppare un regolatore ad alta banda, capace di funzionare senza condensatore esterno di uscita e di soddisfare specifiche statiche e dinamiche stringenti: precisione complessiva della tensione di uscita inferiore al 10% e massimo overshoot/undershoot nei transitori di carico inferiore all’8%. Il lavoro parte dall’analisi dei fondamenti degli LDO e dei principali parametri di prestazione, tra cui tensione di dropout, corrente quiescente, regolazione di linea e di carico, impedenza di uscita, reiezione dei disturbi di alimentazione, stabilità e risposta ai transitori. Diverse architetture LDO integrate vengono quindi confrontate per individuare la soluzione più adatta al raggiungimento delle specifiche richieste. L’analisi motiva la scelta di un’architettura PMOS capless basata su FVF, in cui una retroazione locale veloce viene utilizzata per ridurre l’impedenza di uscita e migliorare la risposta dinamica in presenza di capacità di uscita limitata. Il regolatore proposto viene progettato e validato mediante simulazioni a livello transistor. La verifica include accuratezza in continua, risposta in frequenza, stabilità e risposta ai transitori di carico, con particolare attenzione ai limiti specificati di precisione e di over/undershoot.